ANSeeN CHIPLET

チップレット
受託開発

化合物半導体とCMOSを、1つのセンサにする。
PDデバイス・ASIC・実装（CoW／多段積層）を一貫で。

PD DEVICE ASIC PACKAGING

株式会社 ANSeeN

材料もプロセスも違う半導体は、1枚のウェハでは作れない

だから別々に最適化して作り、あとから接合する — ヘテロジニアス接合によるチップレット

img/chiplet_concept.jpg

画像未生成 — img/prompts.md の Image 1

●X線を電荷に変える検出素子（CdTe・Si等）と、信号を読み出すCMOSロジックは、最適な材料・プロセスがまったく異なる
●それぞれを専用プロセスで作り、20μmΦ以下のバンプで低温・低圧に接合する
●接合したチップをタイリングして、ウェハ1枚では作れない大面積へ広げる

センサに限らず、ユーザ意向によるフル開発を受託する。

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3つの技術レイヤと、2つの実証事例

どのレイヤからでも、全体一貫でも受託する。CdTe と 3D-CMOS は自社製品として同じ技術で作り上げた実例

	技術	事例：CdTe PhotonCounting FPD	事例：3D-CMOS X線イメージセンサ
01 PDデバイス	Si／CdTe／TlBr 等の検出素子を設計・試作	pn型CdTe。レーザードーピングで低温に電極接合	SOIフォトダイオード＋裏面ホールアレイにシンチレータ充填
02 ASIC	検出素子に合わせた読出集積回路（ROIC）の設計・試作	フォトンカウンティングLSI。TSVで裏面から読み出す	電荷積分（CTIA）型 256×256画素、65μmピッチ
03 実装	CoW／多段積層。20μmΦ以下バンプの低温・低圧接合、タイリング	μバンプ＋FCB → レーザーダイシング → PCBへタイリング	ASICをPDへFCB → 4×4タイル化で1024×1024画素

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01 / PD DEVICE

検出素子は、材料に合わせて作り方を変える

PDデバイス設計・試作 — 対応材料 Si／CdTe／TlBr 等

化合物半導体（CdTe 等）

熱に弱い結晶を傷めないよう、低温・低圧のレーザードーピングで結晶と電極を接合する。蒸着・フォトリソ・メッキを組み合わせてピクセル電極を作る。X線を直接電荷に変えるので、エネルギー情報まで取り出せる。

シリコン（SOI フォトダイオード）

ファウンドリのSOIプロセスで受光素子を作り、基板裏面にTSVエッチング技術でホールアレイを掘ってシンチレータを充填する。画素ごとに光を閉じ込める隔壁になる。

いずれも、次のASICと接合することを前提に電極配置・ピッチを設計する。

img/device-process-diagram.png

レーザードーピングによるCdTe結晶と電極の接合形成（概念図）

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01 / PD DEVICE — CASES

事例：直接変換のCdTeと、隔壁シンチレータのSOI-PD

CASE · CdTe

pn型CdTe 検出素子

方式直接変換（X線→電荷）
結晶CdTe結晶をパートナーから調達し、自社で電極・接合を加工
接合レーザードーピングによる低温pn接合
特長高感度。光子1個ずつのエネルギーを取れるので、材質の識別（カラーX線）ができる

img/sensor-tile-flex.jpg

検出素子タイル（実物）

CASE · 3D-CMOS

SOIフォトダイオード＋隔壁シンチレータ

画素100μmピッチ
分離外周リングで画素間を電気的に分離
隔壁裏面ホール 90.0μm／壁 10μm にシンチレータを充填
効果光クロストークほぼなし

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隔壁で光を画素内に閉じ込める

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02 / ASIC

読出回路は、検出素子と実装の都合から逆算して設計する

ASIC設計・試作 — hybrid構造（TSV前提）に対応

●回路方式 — 光子を1個ずつ数えるフォトンカウンティング、電荷をためて読む積分型（CTIA）。検出素子の特性で選ぶ
●画素ピッチとバンプ配置 — 接合相手の電極ピッチに合わせ、必要ならRDL（再配線層）でピッチを変換する
●裏面読出 — TSVで信号を裏へ抜き、四辺を突き合わせてタイリングできるようにする
●製造 — 回路・レイアウトを設計パートナーと詰め、ファウンドリでウェハ製造、ダイソートテストで良品を選別

img/asic-photo.png

ASICを実装した評価基板（実物）

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02 / ASIC — CASES

事例：TSVで裏から読むCdTe用LSIと、RDLで束ねる3D-CMOS用ASIC

CASE · CdTe

フォトンカウンティングLSI

方式光子を1個ずつ数え、エネルギーで弁別
裏面読出ASICウェハにTSVを形成。裏面にRDLを形成し、実装可能なパターンを構築する
連結デイジーチェーンで隣のモジュールへデータを渡す

img/cdte-fpd-daisy-chain.png

CASE · 3D-CMOS

電荷積分型読出ASIC

規模25×25mm、256×256画素（65μmピッチ）
回路画素ごとにCTIA（電荷積分アンプ）＋CDS、32列ごとにカラムADC
接続電気接続にTSVを使わず、PD側RDLで100μm → 65μmピッチへ変換

img/3dcmos_cross_section.jpg

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03 / PACKAGING

良品チップだけを積む — CoWと多段積層

20μmΦ以下のバンプによる低温・低圧接合で、繊細な化合物半導体の特性を守る

img/cow_multistack.jpg

画像未生成 — img/prompts.md の Image 2

●CoW（Chip on Wafer） — ダイソートで選んだ良品チップを相手ウェハへ接合。不良同士を積まない
●多段積層 — 検出素子／ASIC／インターポーザをTSV・RDLでつなぎ、縦に重ねる
●バンプ — メッキによるμバンプ（Sn/Ag）と、導電ペースト（Ag）の印刷。ペーストなら室温で積層できる
●タイリング — 積層チップをSiインターポーザやPCBへ小ギャップで並べ、大面積化する

接合済みダイ

Agペーストバンプ断面（SEM）

バンプアレイ

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03 / PACKAGING — CASE · CdTe

CdTe：TSV付きASICウェハにCdTeを載せ、切って、並べる

img/cdte_fabrication_flow.jpg

画像未生成 — img/prompts.md の Image 3

1ASICウェハ製造

2ASICウェハにTSV形成、裏面に2層RDL

3メッキでμバンプ形成 → CdTeをフリップチップ接合（CoW）

4レーザーダイシングでモジュールに切り出し

5モジュール試験 — 電極プロービング、テストパルスとX線

6PCB（FR4等）へタイリング・バンプ接合

7パネル試験（X線）

別ルートとして、導電ペースト印刷による室温積層 → Siインターポーザへのタイリングにも対応。製品は100mm角〜450mm角のFPDを想定。

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03 / PACKAGING — CASE · 3D-CMOS

3D-CMOS：PDとASICを並行して作り、接合してから並べる

3D-CMOSの作り方の概略図（フォトダイオードと読出ASICを別々に作り、接合して並べる）

img/3dcmos_flow_overview.svg

別々に作る

フォトダイオードと読出ASICを、それぞれに合ったプロセスで作る

接合

良品どうしをフリップチップ接合する

並べる

接合したチップを並べてパネルにする

PD側とASIC側でファウンドリもプロセスも別。接合するまで互いの制約を持ち込まない。

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設計から組立まで、複数の製造パートナーと分担して回す

ANSeeNが設計と全体統合を持ち、ウェハ製造・3D加工・積層・タイリングを各パートナーへ発注する（CdTe・3D-CMOS共通）

相談▶ 仕様▶ 設計▶ 試作▶ 評価▶ 量産各フェーズで成果物を確認しながら進める

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化合物半導体×Siのヘテロジニアス実装で、144モジュールすべて良品

6×6モジュールのパネルを4台製作し、4台とも全面で画像が出ている

良品モジュール

144 / 144

6×6パネル × 4台

推定実装歩留まり

99.3%

ベイズ推定（事後平均）

95%の確率で

97.9%以上

95%信用区間の下限

パネルは1行（6モジュール）のうち1つでも不良があると、その行の画像が出ない。4台・24行すべてで画像が出ていることは、144モジュールがすべて良品であることを意味する。

推定方法: 各モジュールが独立に良品となる確率を p とし、一様事前分布 Beta(1,1) から 144個全良の観測で事後分布 Beta(145,1) を得た。

低温

熱に弱い化合物半導体の特性を劣化させない

低圧

脆い結晶を割らない

狭ピッチ

20μmΦ以下のバンプで高密度に接合

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Heterogeneous Chiplet Integration

自社のX線センサで実証した技術を、
あなたのチップレットに

PDデバイス

Si／CdTe／TlBr 等

ASIC

hybrid構造・TSV前提

実装

CoW／多段積層・20μmΦ以下バンプ

技術相談は個別に承ります。

株式会社 ANSeeN — anseen.com/contact/

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チップレット受託開発