別々に作る

材料もプロセスも違う半導体は、1枚のウェハでは作れない。X線を電荷に変える検出素子（CdTe・Si等）と、信号を読み出すCMOSロジックを別々に最適化して作り、20μmΦ以下のバンプで低温・低圧に接合する。接合したチップをタイリングして、ウェハ1枚では作れない大面積へ広げる。

• 実物のスケール
  
  指先に載るサイズのチップレットが、この事業の単位になる。

良品だけを積む

20μmΦ以下のバンプによる低温・低圧接合で、繊細な化合物半導体の特性を守る。

• CoW（Chip on Wafer）ダイソートで選んだ良品チップを相手ウェハへ接合する。不良同士を積まない。
• 多段積層検出素子／ASIC／インターポーザをTSV・RDLでつなぎ、縦に重ねる。
• バンプ
  
  メッキによるμバンプ（Sn/Ag）と、導電ペースト（Ag）の印刷。ペーストなら室温で積層できる。
• タイリング積層チップをSiインターポーザやPCBへ小ギャップで並べ、大面積化する。

事例：CdTe

• ASICウェハASICウェハを製造し、TSVと裏面の2層RDLを形成する。
• 接合メッキでμバンプを形成し、CdTeをフリップチップ接合する（CoW）。
• 切り出し・試験レーザーダイシングでモジュールに切り出し、電極プロービング・テストパルス・X線でモジュール試験を行う。
• タイリングPCB（FR4等）へタイリング・バンプ接合し、X線でパネル試験を行う。

→ この工程でできた製品を見る（CdTe PhotonCounting FPD）

※別ルートとして、導電ペースト印刷による室温積層→Siインターポーザへのタイリングにも対応。

事例：3D-CMOS

PD側とASIC側でファウンドリもプロセスも別。接合するまで互いの制約を持ち込まない。

• 別々に作るフォトダイオードと読出ASICを、それぞれに合ったプロセスで作る。
• 接合良品どうしをフリップチップ接合する。
• 並べる接合したチップを並べてパネルにする。

→ この工程でできた製品を見る（3D CMOS FPD）