隣のモジュールへデータを渡すデイジーチェーン接続
CASE · CdTe
フォトンカウンティングLSI
- 方式光子を1個ずつ数え、エネルギーで弁別する
- 裏面読出ASICウェハにTSVを形成し、裏面は2層RDL
- 連結デイジーチェーンで隣のモジュールへデータを渡す
CHIPLET / ASIC
ASIC設計・試作個別相談
読出回路は、検出素子と実装の都合から逆算して設計する。光子を数えるか電荷をためるか、どのピッチで接合するか、どう並べるかまでを前提に、回路と配置を決める。
PHOTO
設計イメージ
画素設計は、チップ全体の構成から、画素の繰り返し単位であるブロック、1画素の中の回路要素のレイアウトまでを通して決める。
CASES
事例
自社Imaging製品向けに設計した2種類のASIC。
1画素 → 32×32ブロック → ASIC 256×256画素 → 4×4で1024×1024画素
CASE · 3D-CMOS
電荷積分型 読出ASIC
- 規模25×25mm、256×256画素（65μmピッチ）
- 回路画素ごとにCTIA（電荷積分アンプ）＋CDS、32列ごとにカラムADC
- 接続TSVを使わず、PD側のRDLで100μm → 65μmピッチへ変換
SPECIFICATIONS
対応範囲
| 回路方式 | フォトンカウンティング（光子を1個ずつ数え、エネルギーで弁別）／電荷積分型（CTIA） |
|---|---|
| 構造 | 検出素子と接合するhybrid構造（TSV前提） |
| ピッチ変換 | RDL（再配線層）で接合相手の電極ピッチに合わせる |
| 裏面読出 | TSVで信号を裏面へ抜き、四辺を突き合わせてタイリング |
| 製造 | 回路・レイアウトを設計パートナーと詰め、ファウンドリでウェハ製造。ダイソートテストで良品を選別 |
| ステータス | 個別相談 |
CIRCUIT
画素回路の設計
光子を1個ずつ数えるフォトンカウンティングか、電荷をためて読む積分型（CTIA）かを、検出素子の特性で選ぶ。積分型では、リセット値と信号値を別々に保持して差を取り、画素ごとのばらつきを打ち消す。
- ピッチを合わせる画素ピッチとバンプ配置を接合相手の電極ピッチに合わせ、合わない場合はRDLでピッチを変換する。
- 並べられるようにするTSVで信号を裏面へ抜き、四辺を突き合わせてタイリングできる配置にする。
LAYOUT ANALYSIS
設計データの解析と、PDとの連携
レイアウトデータを直接読んで、階層と配線の接続を確かめる。PDデバイスの解析結果を画素回路の設計につなぎ、接合したときの雑音まで見積もる。
※掲載している図は、手法の紹介のためにWeb用に作成したもの。実際の製品・試作品の回路やデータは含まない。
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