レーザードーピングによる接合形成（概念図）
CASE · CdTe
pn型CdTe 検出素子
- 方式直接変換（X線→電荷）
- 接合CdTe結晶に、レーザードーピングで低温pn接合を形成。電極・接合は自社で加工
- 特長光子1個ずつのエネルギーを取れるので、材質の識別（カラーX線）ができる
CHIPLET / PD DEVICE
PDデバイス設計・試作個別相談
検出素子は、材料に合わせて作り方を変える。どの材料でも、次に接合するASICの電極配置・ピッチを前提に設計し、計算と実測の両方で確かめながら試作を進める。
PHOTO
解析イメージ
逆バイアスを上げるにつれて、画素の中で空乏領域が広がっていく様子（2次元デバイスシミュレーション）。
CASES
事例
直接変換のCdTeと、隔壁シンチレータのSOIフォトダイオード。自社Imaging製品向けに設計した2種類の検出素子。
裏面のホールアレイで、シンチレータの光を画素内に閉じ込める
CASE · 3D-CMOS
SOIフォトダイオード＋隔壁シンチレータ
- 受光ファウンドリのSOIプロセスで作るフォトダイオード
- 分離画素の外周リングで画素間を電気的に分離
- 隔壁基板裏面にTSVエッチングでホールアレイを掘り、GOS（産業）またはCsI（医療）を充填。リングと併せて光クロストークを抑える
SPECIFICATIONS
対応範囲
| 対応材料 | Si／CdTe／TlBr 等 |
|---|---|
| 方式 | 直接変換型（CdTe等）／SOIフォトダイオード＋隔壁シンチレータ（Si） |
| 接合形成 | 低温・低圧のレーザードーピング（化合物半導体）／ファウンドリのSOIプロセス（Si） |
| 設計範囲 | 画素構造・電極配置・ピッチ（ASICとの接合を前提に設計） |
| 評価 | 2次元デバイスシミュレーション、テスト素子・試作品の実測、両者の突き合わせ |
| ステータス | 個別相談 |
SIMULATION
デバイス設計シミュレーション
画素の断面を2次元で解き、バイアスに対して空乏層がどう広がるか、隣の画素や読出回路との間で何が起きるかを、試作の前に見積もる。
※掲載している解析図は、手法の紹介のためにWeb用に作成したもの。実際の製品・試作品の数値は含まない。
- 電位・空乏ポアソン方程式の2次元解・軸対称解で、バイアスに対する空乏の広がりとパンチスルーを可視化し、動作バイアスの範囲を決める。
- 耐圧電離積分で降伏電圧を予測し、画素の角に集中する電界を軸対称モデルで評価する。
- 容量接合の空乏容量と配線の寄生容量を見積もり、読出回路の仕様と照らし合わせる。
- 収集効率・時間応答濃度に依存する移動度と寿命を入れたドリフト拡散計算で、発生した電荷がどれだけ、どれだけの時間で集まるかを予測する。
- クロストーク少数キャリアの拡散を解き、分離構造の深さが隣の画素への漏れに与える影響を評価する。
MEASUREMENT
試作品の実測と、計算との突き合わせ
計算の前提は、実物から取り直す。試作品とテスト素子を測り、計算と合わないところは原因が分かるまで切り分ける。
- 設計データからの構造抽出レイアウトデータを直接読み、層・階層・寸法から実際の画素構造と接合面積を確かめる。
- 濃度分布の実測拡がり抵抗による深さ方向の濃度分布を、計算モデルにそのまま取り込む。
- テスト素子の評価層抵抗・ダイオード特性・耐圧を測り、濃度分布の計算と照合して、層の形や拡散長を推定する。
- 暗時の面評価画素ごとに暗時出力をオフセット成分と露光時間に比例する成分へ分け、バイアスごとの暗電流分布を面で評価する。暗電流の成分を計算で切り分け、発生源を特定する。
- 実装まで見据えた解析薄化・積層後のウェハの反りを積層板理論で予測して実測と照合し、裏面の穴加工部や圧着時に集中する応力を見積もる。画像に出る周期的な模様も、構造からの予測と突き合わせて原因を絞り込む。
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