ASICウェハ → TSV＋2層RDL → μバンプ＋フリップチップ接合 → レーザーダイシング → モジュール試験 → PCBへタイリング → パネル試験
CASE · CdTe
TSV付きASICウェハにCdTeを載せ、切って、並べる
- 接合メッキでμバンプを形成し、CdTeをフリップチップ接合（CoW）
- 試験切り出したモジュールを電極プロービング・テストパルス・X線で試験し、パネルでもX線で試験する
- 別ルート導電ペースト印刷による室温積層 → Siインターポーザへのタイリングにも対応
CHIPLET / PACKAGING
CoW実装／多段積層実装個別相談
良品チップだけを積む。ダイソートで選んだチップを相手ウェハへ接合し、TSV・RDLで縦に重ね、小ギャップで並べて大面積にする。
PHOTO
実装したチップ
CASES
事例
自社Imaging製品で実際に回している2つの工程。
フォトダイオードと読出ASICを別々に作り、フリップチップ接合して、並べてパネルにする
CASE · 3D-CMOS
PDとASICを並行して作り、接合してから並べる
- 別々に作るフォトダイオードと読出ASICを、それぞれに合ったプロセスで作る
- 接合良品どうしをフリップチップ接合する
- 考え方PD側とASIC側でファウンドリもプロセスも別。接合するまで互いの制約を持ち込まない
SPECIFICATIONS
対応範囲
| 実装方式 | Chip on Wafer（CoW）／多段積層実装 |
|---|---|
| 接合 | 20μmΦ以下のバンプによる低温・低圧接合 |
| バンプ | メッキによるμバンプ（Sn/Ag）／導電ペースト（Ag）の印刷（室温で積層可） |
| 層間接続 | TSV・RDL（再配線層） |
| タイリング | Siインターポーザ／PCBへ小ギャップで配列 |
| ステータス | 個別相談 |
STRUCTURE
CoWと多段積層
20μmΦ以下のバンプによる低温・低圧接合で、繊細な化合物半導体の特性を守る。
- CoW（Chip on Wafer）ダイソートで選んだ良品チップを相手ウェハへ接合する。不良同士を積まない。
- 多段積層検出素子／ASIC／インターポーザをTSV・RDLでつなぎ、縦に重ねる。
- バンプメッキによるμバンプ（Sn/Ag）と、導電ペースト（Ag）の印刷。ペーストなら室温で積層できる。
- タイリング積層チップをSiインターポーザやPCBへ小ギャップで並べ、大面積化する。
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