따로 만든다

재료도 공정도 다른 반도체는 한 장의 웨이퍼로 만들 수 없습니다. X선을 전하로 변환하는 검출 소자(CdTe·Si 등)와 신호를 판독하는 CMOS 로직을 각각 최적화하여 만들고, 20μmΦ 이하의 범프로 저온·저압 접합합니다. 접합한 칩을 타일링하여 웨이퍼 한 장으로는 만들 수 없는 대면적으로 확장합니다.

• 실물 스케일
  
  손끝에 올라가는 크기의 칩렛이 이 사업의 단위가 됩니다.

양품만 쌓는다

20μmΦ 이하 범프에 의한 저온·저압 접합으로 섬세한 화합물 반도체의 특성을 보호합니다.

• CoW(Chip on Wafer)다이 소트로 선별한 양품 칩을 상대 웨이퍼에 접합합니다. 불량끼리 쌓지 않습니다.
• 다단 적층검출 소자／ASIC／인터포저를 TSV·RDL로 연결하여 수직으로 쌓습니다.
• 범프
  
  도금에 의한 μ범프(Sn/Ag)와 도전 페이스트(Ag) 인쇄. 페이스트를 사용하면 상온에서 적층할 수 있습니다.
• 타일링적층 칩을 Si 인터포저나 PCB에 좁은 간격으로 배열하여 대면적화합니다.

사례: CdTe

• ASIC 웨이퍼ASIC 웨이퍼를 제조하고 TSV와 이면 2층 RDL을 형성합니다.
• 접합도금으로 μ범프를 형성하고 CdTe를 플립칩 접합합니다(CoW).
• 절단·시험레이저 다이싱으로 모듈 단위로 절단하고, 전극 프로빙·테스트 펄스·X선으로 모듈 시험을 실시합니다.
• 타일링PCB(FR4 등)에 타일링·범프 접합하고 X선으로 패널 시험을 실시합니다.

→ 이 공정으로 만든 제품 보기(CdTe PhotonCounting FPD)

※별도 루트로, 도전 페이스트 인쇄에 의한 상온 적층→Si 인터포저로의 타일링에도 대응합니다.

사례: 3D-CMOS

PD 측과 ASIC 측은 파운드리도 공정도 다릅니다. 접합하기 전까지 서로의 제약을 끌어들이지 않습니다.

• 따로 만든다포토다이오드와 판독 ASIC을 각각에 맞는 공정으로 만듭니다.
• 접합양품끼리 플립칩 접합합니다.
• 배열접합한 칩을 배열하여 패널로 만듭니다.

→ 이 공정으로 만든 제품 보기(3D CMOS FPD)