양품 칩만 적층합니다. 다이 소트로 선별한 칩을 상대 웨이퍼에 접합하고, TSV·RDL로 수직 적층하며, 좁은 갭으로 배열해 대면적화합니다.
자사 Imaging 제품에서 실제로 운용 중인 두 가지 공정.
ASIC 웨이퍼 → TSV＋2층 RDL → μ범프＋플립칩 접합 → 레이저 다이싱 → 모듈 시험 → PCB에 타일링 → 패널 시험
포토다이오드와 판독 ASIC을 따로 제작해 플립칩 접합하고, 배열하여 패널로 만든다
| 실장 방식 | Chip on Wafer(CoW)／다단 적층 실장 |
|---|---|
| 접합 | 20μmΦ 이하 범프를 이용한 저온·저압 접합 |
| 범프 | 도금에 의한 μ범프(Sn/Ag)／도전 페이스트(Ag) 인쇄(상온 적층 가능) |
| 층간 접속 | TSV·RDL(재배선층) |
| 타일링 | Si 인터포저／PCB에 좁은 갭으로 배열 |
| 상태 | 개별 상담 |
20μmΦ 이하 범프를 이용한 저온·저압 접합으로 섬세한 화합물 반도체의 특성을 보호합니다.
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