CHIPLET / PD DEVICE

PD 디바이스 설계·시제작개별 상담

검출 소자는 재료에 맞춰 제작 방식을 달리합니다. 어떤 재료든 다음 단계에서 접합할 ASIC의 전극 배치·피치를 전제로 설계하고, 계산과 실측 양쪽으로 검증하면서 시제작을 진행합니다.

PHOTO

해석 이미지

역바이어스를 높여 감에 따라 화소 내에서 공핍 영역이 넓어지는 모습(2차원 디바이스 시뮬레이션).

CASES

직접 변환 방식의 CdTe와 격벽 신틸레이터 방식의 SOI 포토다이오드. 자사 Imaging 제품용으로 설계한 2종류의 검출 소자.

레이저 도핑에 의한 접합 형성(개념도)

CASE · CdTe

이면의 홀 어레이로 신틸레이터의 빛을 화소 내에 가둠

CASE · 3D-CMOS

SPECIFICATIONS

대응 재료	Si／CdTe／TlBr 등
방식	직접 변환형(CdTe 등)／SOI 포토다이오드＋격벽 신틸레이터(Si)
접합 형성	저온·저압 레이저 도핑(화합물 반도체)／파운드리 SOI 공정(Si)
설계 범위	화소 구조·전극 배치·피치(ASIC과의 접합을 전제로 설계)
평가	2차원 디바이스 시뮬레이션, 테스트 소자·시제품 실측, 양자 대조
상태	개별 상담

SIMULATION

화소 단면을 2차원으로 풀어, 바이어스에 따라 공핍층이 어떻게 넓어지는지, 인접 화소나 읽기 회로와의 사이에서 무슨 일이 일어나는지를 시제작 전에 예측합니다.

※게재한 해석도는 기법 소개를 위해 웹용으로 작성한 것입니다. 실제 제품·시제품의 수치는 포함하지 않습니다.

전위·공핍푸아송 방정식의 2차원 해·축대칭 해로 바이어스에 대한 공핍 확장과 펀치스루를 시각화하여 동작 바이어스 범위를 결정합니다.
내압이온화 적분으로 항복 전압을 예측하고, 화소 모서리에 집중되는 전계를 축대칭 모델로 평가합니다.
용량접합의 공핍 용량과 배선의 기생 용량을 예측하여 읽기 회로 사양과 대조합니다.
수집 효율·시간 응답농도에 의존하는 이동도와 수명을 반영한 드리프트 확산 계산으로, 발생한 전하가 얼마나, 얼마의 시간 안에 모이는지를 예측합니다.
크로스토크소수 캐리어의 확산을 풀어, 분리 구조의 깊이가 인접 화소로의 누설에 미치는 영향을 평가합니다.

MEASUREMENT

계산의 전제는 실물에서 다시 얻습니다. 시제품과 테스트 소자를 측정하고, 계산과 맞지 않는 부분은 원인이 밝혀질 때까지 분석합니다.

설계 데이터로부터 구조 추출레이아웃 데이터를 직접 읽어 층·계층·치수로부터 실제 화소 구조와 접합 면적을 확인합니다.
농도 분포 실측확산 저항 측정으로 얻은 깊이 방향 농도 분포를 계산 모델에 그대로 반영합니다.
테스트 소자 평가면저항·다이오드 특성·내압을 측정하고 농도 분포 계산과 대조하여 층의 형상과 확산 길이를 추정합니다.
암상태 면 평가화소마다 암출력을 오프셋 성분과 노광 시간에 비례하는 성분으로 나누어, 바이어스별 암전류 분포를 면 단위로 평가합니다. 암전류 성분을 계산으로 분리하여 발생원을 특정합니다.
실장까지 고려한 해석박화·적층 후 웨이퍼의 휨을 적층판 이론으로 예측하여 실측과 대조하고, 이면 홀 가공부나 압착 시 집중되는 응력을 예측합니다. 이미지에 나타나는 주기적인 패턴도 구조로부터의 예측과 대조하여 원인을 좁혀 나갑니다.

ANSeeN 주식회사(ANSeeN Inc.) ／ TEL: 053-522-7708 ／ 문의: https://anseen.com/contact/