인접 모듈로 데이터를 전달하는 데이지 체인 연결
CASE · CdTe
포톤 카운팅 LSI
- 방식광자를 하나씩 세어 에너지로 판별
- 후면 판독ASIC 웨이퍼에 TSV를 형성하고, 후면은 2층 RDL
- 연결데이지 체인으로 인접 모듈에 데이터를 전달
CHIPLET / ASIC
ASIC 설계·시제작개별 상담
판독 회로는 검출 소자와 실장 조건에서 역산하여 설계합니다. 광자를 셀지 전하를 축적할지, 어떤 피치로 접합할지, 어떻게 배열할지까지 전제로 회로와 배치를 결정합니다.
PHOTO
설계 이미지
화소 설계는 칩 전체의 구성부터 화소의 반복 단위인 블록, 단일 화소 내 회로 요소의 레이아웃까지 일관되게 결정합니다.
CASES
사례
자사 Imaging 제품용으로 설계한 두 종류의 ASIC.
단일 화소 → 32×32 블록 → ASIC 256×256 화소 → 4×4로 1024×1024 화소
CASE · 3D-CMOS
전하 적분형 판독 ASIC
- 규모25×25mm, 256×256 화소(65μm 피치)
- 회로화소마다 CTIA(전하 적분 앰프)+CDS, 32열마다 컬럼 ADC
- 접속TSV를 사용하지 않고 PD 측 RDL로 100μm → 65μm 피치로 변환
SPECIFICATIONS
대응 범위
| 회로 방식 | 포톤 카운팅(광자를 하나씩 세어 에너지로 판별) / 전하 적분형(CTIA) |
|---|---|
| 구조 | 검출 소자와 접합하는 hybrid 구조(TSV 전제) |
| 피치 변환 | RDL(재배선층)로 접합 상대의 전극 피치에 맞춤 |
| 후면 판독 | TSV로 신호를 후면으로 빼내고 네 변을 맞대어 타일링 |
| 제조 | 회로·레이아웃을 설계 파트너와 구체화하고 파운드리에서 웨이퍼 제조. 다이 소트 테스트로 양품 선별 |
| 상태 | 개별 상담 |
CIRCUIT
화소 회로 설계
광자를 하나씩 세는 포톤 카운팅과 전하를 축적하여 읽는 적분형(CTIA) 중에서 검출 소자의 특성에 따라 선택합니다. 적분형에서는 리셋값과 신호값을 각각 유지하여 차이를 취함으로써 화소별 편차를 상쇄합니다.
- 피치 맞춤화소 피치와 범프 배치를 접합 상대의 전극 피치에 맞추고, 맞지 않는 경우 RDL로 피치를 변환합니다.
- 배열 가능한 구성TSV로 신호를 후면으로 빼내어 네 변을 맞대고 타일링할 수 있는 배치로 합니다.
LAYOUT ANALYSIS
설계 데이터 해석 및 PD와의 연계
레이아웃 데이터를 직접 읽어 계층과 배선 접속을 확인합니다. PD 디바이스의 해석 결과를 화소 회로 설계로 연결하여 접합 시의 잡음까지 추정합니다.
※게재된 그림은 기법 소개를 위해 웹용으로 작성한 것입니다. 실제 제품·시제품의 회로나 데이터는 포함하지 않습니다.
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