分别制造

材料和工艺都不同的半导体无法在同一片晶圆上制造。将把X射线转换为电荷的探测元件（CdTe、Si等）与读出信号的CMOS逻辑分别优化制造，再通过20μmΦ以下的凸点进行低温、低压键合。将键合后的芯片拼接，扩展为单片晶圆无法实现的大面积。

• 实物尺寸
  
  可放在指尖上的芯粒，是这项业务的基本单元。

只堆叠良品

采用20μmΦ以下凸点的低温、低压键合，保护化合物半导体脆弱的特性。

• CoW（Chip on Wafer）将经晶粒分选挑出的良品芯片键合到目标晶圆上，避免不良品相互堆叠。
• 多层堆叠通过TSV、RDL连接探测元件／ASIC／中介层，并纵向堆叠。
• 凸点
  
  电镀形成的μ凸点（Sn/Ag），以及导电浆料（Ag）印刷。使用浆料可在室温下堆叠。
• 拼接将堆叠芯片以小间隙排列在Si中介层或PCB上，实现大面积化。

案例：CdTe

• ASIC晶圆制造ASIC晶圆，并形成TSV和背面双层RDL。
• 键合电镀形成μ凸点，并对CdTe进行倒装键合（CoW）。
• 切割与测试通过激光切割分离为模块，并利用电极探测、测试脉冲和X射线进行模块测试。
• 拼接拼接到PCB（FR4等）上并进行凸点键合，再用X射线进行面板测试。

→ 查看采用该工艺的产品（CdTe PhotonCounting FPD）

※作为另一种路线，也支持通过导电浆料印刷进行室温堆叠→拼接到Si中介层。

案例：3D-CMOS

PD侧与ASIC侧的晶圆代工厂和工艺均不相同。在键合之前，互不引入对方的制约。

• 分别制造光电二极管与读出ASIC各自采用适合的工艺制造。
• 键合将良品之间进行倒装键合。
• 排列将键合后的芯片排列制成面板。

→ 查看采用该工艺的产品（3D CMOS FPD）