分別製造

材料與製程皆不同的半導體，無法在同一片晶圓上製造。將X光轉換為電荷的檢測元件（CdTe、Si等）與讀出訊號的CMOS邏輯分別最佳化製造，再以20μmΦ以下凸塊進行低溫、低壓接合。接合後的晶片經拼接，擴展至單片晶圓無法實現的大面積。

• 實物尺寸
  
  可放在指尖上的小晶片，就是本事業的基本單位。

只堆疊良品

以20μmΦ以下凸塊進行低溫、低壓接合，保護細緻的化合物半導體特性。

• CoW（Chip on Wafer）將經晶粒分選的良品晶片接合至對象晶圓，避免不良品相互堆疊。
• 多層堆疊以TSV、RDL連接檢測元件／ASIC／中介層，縱向堆疊。
• 凸塊
  
  電鍍形成的μ凸塊（Sn/Ag）與導電膠（Ag）印刷。使用導電膠可於室溫下堆疊。
• 拼接將堆疊晶片以小間隙排列於Si中介層或PCB上，實現大面積化。

案例：CdTe

• ASIC晶圓製造ASIC晶圓，並形成TSV與背面雙層RDL。
• 接合以電鍍形成μ凸塊，將CdTe覆晶接合（CoW）。
• 切割與測試以雷射切割分離為模組，並透過電極探測、測試脈衝與X光進行模組測試。
• 拼接拼接並凸塊接合至PCB（FR4等），再以X光進行面板測試。

→ 查看以此製程完成的產品（CdTe PhotonCounting FPD）

※另亦可採用導電膠印刷之室溫堆疊→拼接至Si中介層的路線。

案例：3D-CMOS

PD端與ASIC端的晶圓代工廠與製程皆不同，在接合之前不會將彼此的限制帶入對方。

• 分別製造以各自適合的製程製造光電二極體與讀出ASIC。
• 接合將良品彼此覆晶接合。
• 排列將接合後的晶片排列製成面板。

→ 查看以此製程完成的產品（3D CMOS FPD）