向相邻模块传递数据的菊花链连接
CASE · CdTe
光子计数LSI
- 方式逐个计数光子，并按能量甄别
- 背面读出在ASIC晶圆上形成TSV，背面为2层RDL
- 级联通过菊花链向相邻模块传递数据
PHOTO
设计示意
像素设计贯穿从芯片整体构成、像素重复单元（区块），到单个像素内电路元件的版图。
CASES
案例
为自有Imaging产品设计的两种ASIC。
单个像素 → 32×32区块 → ASIC 256×256像素 → 4×4拼接为1024×1024像素
CASE · 3D-CMOS
电荷积分型读出ASIC
- 规模25×25mm，256×256像素（65μm间距）
- 电路每个像素配备CTIA（电荷积分放大器）＋CDS，每32列配备列ADC
- 连接不使用TSV，通过PD侧的RDL将间距从100μm转换为65μm
SPECIFICATIONS
支持范围
| 电路方式 | 光子计数（逐个计数光子，并按能量甄别）／电荷积分型（CTIA） |
|---|---|
| 结构 | 与探测元件键合的hybrid结构（以TSV为前提） |
| 间距转换 | 通过RDL（再布线层）匹配键合对象的电极间距 |
| 背面读出 | 通过TSV将信号引至背面，四边对接实现拼接 |
| 制造 | 与设计合作伙伴共同完善电路与版图，由晶圆代工厂制造晶圆。通过裸片分选测试筛选良品 |
| 状态 | 单独咨询 |
CIRCUIT
像素电路设计
根据探测元件的特性，选择逐个计数光子的光子计数型，或累积电荷后读出的积分型（CTIA）。积分型分别保持复位值和信号值并取其差值，以消除像素间的偏差。
- 匹配间距使像素间距和凸点布局与键合对象的电极间距相匹配，无法匹配时通过RDL进行间距转换。
- 实现可拼接通过TSV将信号引至背面，采用可四边对接拼接的布局。
LAYOUT ANALYSIS
设计数据解析及与PD的协同
直接读取版图数据，核查层级结构和布线连接。将PD器件的解析结果衔接到像素电路设计中，并预估键合后的噪声。
※所示图片为介绍方法而专为网页制作，不包含实际产品或试制品的电路及数据。
ANSeeN株式会社（ANSeeN Inc.） ／ TEL: 053-522-7708 ／ 联系我们: https://anseen.com/contact/