將資料傳遞至相鄰模組的菊鏈連接
CASE · CdTe
光子計數LSI
- 方式逐一計數光子，並依能量鑑別
- 背面讀出於ASIC晶圓形成TSV，背面為兩層RDL
- 串接以菊鏈將資料傳遞至相鄰模組
PHOTO
設計示意
像素設計從晶片整體構成、像素重複單位的區塊，一路到單一像素內電路元件的佈局，全程一併決定。
CASES
案例
為自家Imaging產品設計的兩種ASIC。
單一像素 → 32×32區塊 → ASIC 256×256像素 → 以4×4組成1024×1024像素
CASE · 3D-CMOS
電荷積分型讀出ASIC
- 規模25×25mm，256×256像素（65μm間距）
- 電路每個像素配置CTIA（電荷積分放大器）＋CDS，每32行配置行ADC
- 連接不使用TSV，以PD側的RDL將100μm轉換為65μm間距
SPECIFICATIONS
支援範圍
| 電路方式 | 光子計數型（逐一計數光子並依能量鑑別）／電荷積分型（CTIA） |
|---|---|
| 結構 | 與檢測元件接合的hybrid結構（以TSV為前提） |
| 間距轉換 | 以RDL（重佈線層）配合接合對象的電極間距 |
| 背面讀出 | 以TSV將訊號引出至背面，四邊相互拼接進行拼貼 |
| 製造 | 與設計合作夥伴共同確定電路與佈局，由晶圓代工廠製造晶圓。透過晶粒分選測試篩選良品 |
| 狀態 | 個別洽詢 |
CIRCUIT
像素電路設計
依檢測元件特性，選擇逐一計數光子的光子計數型，或累積電荷後讀出的積分型（CTIA）。積分型分別保持重置值與訊號值並取其差值，以抵消各像素間的偏差。
- 配合間距使像素間距與凸塊配置配合接合對象的電極間距，無法配合時以RDL轉換間距。
- 可拼接排列以TSV將訊號引出至背面，採用四邊可相互拼接進行拼貼的配置。
LAYOUT ANALYSIS
設計資料解析與PD協同設計
直接讀取佈局資料，確認階層與配線的連接。將PD元件的解析結果銜接至像素電路設計，並估算接合後的雜訊。
※所刊載的圖為介紹手法而為網站繪製，不包含實際產品或試製品的電路與資料。
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