ASIC晶圆 → TSV＋2层RDL → μ凸点＋倒装键合 → 激光切割 → 模块测试 → 拼接至PCB → 面板测试
CASE · CdTe
在带TSV的ASIC晶圆上贴装CdTe，切割后拼接
- 键合电镀形成μ凸点，将CdTe倒装键合（CoW）
- 测试对切割出的模块进行电极探针、测试脉冲及X射线测试，面板阶段同样进行X射线测试
- 其他路线也支持导电浆料印刷室温堆叠 → 拼接至Si中介层
PHOTO
已封装芯片
CASES
案例
在自有Imaging产品中实际运行的两道工艺。
分别制造光电二极管与读出ASIC，倒装键合后拼接成面板
CASE · 3D-CMOS
PD与ASIC并行制造，键合后拼接
- 分别制造光电二极管与读出ASIC各自采用最适合的工艺制造
- 键合仅将良品之间进行倒装键合
- 理念PD侧与ASIC侧的代工厂和工艺均不同。在键合之前，互不引入对方的制约
SPECIFICATIONS
支持范围
| 封装方式 | Chip on Wafer（CoW）／多层堆叠封装 |
|---|---|
| 键合 | 采用20μmΦ以下凸点的低温低压键合 |
| 凸点 | 电镀μ凸点（Sn/Ag）／导电浆料（Ag）印刷（可室温堆叠） |
| 层间互连 | TSV、RDL（再布线层） |
| 拼接 | 以小间隙排列于Si中介层／PCB上 |
| 状态 | 单独咨询 |
STRUCTURE
CoW与多层堆叠
采用20μmΦ以下凸点的低温低压键合，保护脆弱的化合物半导体特性。
- CoW（Chip on Wafer）将经分选的良品芯片键合到目标晶圆上，避免不良品相互堆叠。
- 多层堆叠通过TSV和RDL连接探测元件／ASIC／中介层，纵向堆叠。
- 凸点电镀μ凸点（Sn/Ag）与导电浆料（Ag）印刷。使用浆料可在室温下堆叠。
- 拼接将堆叠芯片以小间隙排列于Si中介层或PCB上，实现大面积化。
ANSeeN株式会社（ANSeeN Inc.） ／ TEL: 053-522-7708 ／ 联系我们: https://anseen.com/contact/