ASIC晶圓 → TSV＋雙層RDL → μ凸塊＋覆晶接合 → 雷射切割 → 模組測試 → 拼接至PCB → 面板測試
CASE · CdTe
在帶TSV的ASIC晶圓上搭載CdTe，切割後排列
- 接合以電鍍形成μ凸塊，將CdTe覆晶接合（CoW）
- 測試切割後的模組以電極探針、測試脈衝及X光進行測試，面板階段亦以X光測試
- 其他路線亦支援以導電膠印刷進行室溫堆疊 → 拼接至Si中介層
PHOTO
封裝完成的晶片
CASES
案例
自家Imaging產品實際運行中的兩道製程。
分別製作光二極體與讀出ASIC，覆晶接合後排列成面板
CASE · 3D-CMOS
PD與ASIC並行製作，接合後再排列
- 分別製作光二極體與讀出ASIC各自採用合適的製程製作
- 接合將良品彼此覆晶接合
- 設計理念PD端與ASIC端的晶圓代工廠與製程皆不同。在接合之前，不將彼此的限制帶入對方
SPECIFICATIONS
支援範圍
| 封裝方式 | Chip on Wafer（CoW）／多層堆疊封裝 |
|---|---|
| 接合 | 以20μmΦ以下凸塊進行低溫・低壓接合 |
| 凸塊 | 電鍍μ凸塊（Sn/Ag）／導電膠（Ag）印刷（可於室溫堆疊） |
| 層間連接 | TSV・RDL（重佈線層） |
| 拼接 | 以小間隙排列於Si中介層／PCB |
| 狀態 | 個別洽詢 |
STRUCTURE
CoW與多層堆疊
以20μmΦ以下凸塊進行低溫・低壓接合，保護脆弱化合物半導體的特性。
- CoW（Chip on Wafer）將經晶粒分選挑出的良品晶片接合至目標晶圓，避免不良品相互堆疊。
- 多層堆疊以TSV・RDL連接檢測元件／ASIC／中介層，垂直堆疊。
- 凸塊電鍍μ凸塊（Sn/Ag）與導電膠（Ag）印刷。使用導電膠可於室溫堆疊。
- 拼接將堆疊晶片以小間隙排列於Si中介層或PCB上，實現大面積化。
ANSeeN株式會社（ANSeeN Inc.） ／ TEL: 053-522-7708 ／ 聯絡我們: https://anseen.com/contact/